IV CONGRESO DE MICROELECTR´ONICA APLICADA, UTN FACULTAD BAH´IA BLANCA, SEPTIEMBRE 2013 1
Ana´lisis del Comportamiento de un Inversor de Tres
Estados
Alvarez Pablo Gabriel, Oroz De Gaetano Ariel, Di Federico Martı´n, Julia´n Pedro
DIEC, Universidad Nacional del Sur, Av. Alem 1253, Bahı´a Blanca, Buenos Aires, Argentina.
Resumen—En este trabajo se analiza el comportamiento de
una compuerta inversora de tres estados considerando la in-
fluencia de las capacidades para´sitas de los transistores. Para
esto se analizan los niveles de tensio´n de la sen˜al de salida sin
carga teniendo en cuenta diferentes combinaciones de la sen˜al
de entrada y de habilitacio´n .
I. INTRODUCCIO´N
EL inversor lo´gico de tres estados es una compuertacompuesta por cuatro transistores (un par PMOS y otro
par NMOS) dos de los cuales se utilizan como etapa inversora
y los restantes conforman una compuerta de paso. La eleccio´n
del par de transistores que compone al inversor y el de la
compuerta de paso depende del disen˜o, resultando ambas en
configuraciones lo´gicamente iguales. Si se analiza la salida
ante distintas variaciones de la entrada y la sen˜al de habilita-
cio´n, se observan diferencias entre los niveles de tensio´n que
se deben a las cargas retenidas en las capacidades para´sitas de
los transistores. Se presentan en este trabajo dos esquemas de
conexio´n y en cada uno se analizan los feno´menos producidos
a la salida ante cada combinacio´n de las entradas.
La compuerta se implementa utilizando lo´gica CMOS com-
plementaria, el disen˜o y la construccio´n de las ma´scaras
se realizaron con el programa Tanner EDA. La tecnologı´a
utilizada fue ON C5N de Mosis y ocupa un taman˜o de 35
µm x 70 µm. Se considera como valor lo´gico alto una tensio´n
de 5 V y como valor lo´gico bajo 0V.
II. ANA´LISIS
En los esquema´ticos mostrados en la fig. 1 pueden apre-
ciarse las dos formas de conectar las entradas para conformar
la compuerta inversora de tres estados junto con todas las
capacidades para´sitas involucradas. En el caso de la fig. 1(a)
denominado Esquema I, la sen˜al de entrada de datos (IN ) se
conecta al nodo formado por los gates de los transistoresM1 y
M2 mientras que la sen˜al de habilitacio´n (EN ) es conectada
directamente al gate del transistor M4 y su versio´n negada
al del M3. De este modo M1 y M2 componen al inversor
mientras que M3 y M4 la compuerta de paso. La fig. 1(b)
muestra la situacio´n inversa donde el inversor lo conforman
M3 y M4, y la compuerta de paso los transistores M1 y M2,
se denomina Esquema II a esta configuracio´n.
II-A. Esquema I
Las combinaciones de las entradas IN y EN junto con la
salida del inversor en el Esquema I se muestran en la fig. 2.
EN IN
OUT
M1
M2
M4
M3
Cgs4
Cgs2
Cgs1
Cgs3
Cgd3
Cgd1+Cgd2
Cgd4
Cdb3+Csb1
Csb2+Cdb4
Cdb1+Cdb2
(a) Esquema I.
ENIN
OUT
M1
M2
M4
M3
Cgs4
Cgs2
Cgs1
Cgs3
Cgd3
Cgd4
Cdb3+Csb1
Csb2+Cdb4
Cdb1+Cdb2
Cgd1
Cgd2
(b) Esquema II.
Figura 1. Esquemas de conexio´n del inversor de tres estados.

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Figura 2. Salida del inversor, sen˜al de habilitacio´n EN y sen˜al de datos IN .
Se separa cada par de entradas y sus variaciones en estados
numerados del I al VII y se explica el feno´meno resultante
en la tensio´n de salida en las subsecciones siguientes.
II-A1. Transicio´n del Estado I al Estado II: En esta
transicio´n la sen˜al de habilitacio´n EN se mantiene en nivel
lo´gico alto mientras que la de entrada pasa de un nivel lo´gico
bajo, en el Estado I, al nivel lo´gico alto en el Estado II. Se
observa en la tensio´n de salida que se produce un sobrepico
antes que la tensio´n cambie al valor lo´gico bajo. Esto es
producto de la capacidad para´sita resultante Cgd1 + Cgd2,
que se encuentra cargada de manera que el nodo de mayor
potencial se encuentra en la salida y cuando la entrada cambia
al valor alto, el nodo de bajo potencial del capacitor tiende a
aumentar su tensio´n y por ende su nodo de mayor potencial
tambie´n lo hace (de allı´ el sobrepico), un instante despue´s
conduce el transistor M2 y la capacidad descarga a tierra.
En la fig. 3 se muestran las polaridades de los capacitores
en cada estado. Los capacitores atravesados por una lı´nea son
los que no se encuentran cargados o no varı´an su carga. En
rojo se indican las polaridades tal como estaban en su estado
previo.
II-A2. Transicio´n del Estado II al Estado III: Durante
esta transicio´n la entrada de datos no modifica su valor lo´gico
alto (IN = 1) mientras que la habilitacio´n cambia del valor
alto al bajo, deshabilitando la compuerta de paso. La salida
cambia a un nivel de alta impedancia donde la tensio´n es
menor a 0V en el Estado III. Esto es consecuencia de la
capacidad Cgd4, cargada durante el Estado II como muestra
la fig. 4, que al cortarse M4 (EN = 1→ 0) no posee medios
por donde descargarse. De esta manera el nodo de salida es
disminuido a un potencial inferior al de tierra.
EN!=0V
IN=0V
OUT=5V
M1
M2
M4
M3
Cgs4
Cgs2
Cgs1
Cgs3
Cgd3
Cgd1+Cgd2
Cgd4
Cdb3+Csb1
Csb2+Cdb4
Cdb1+Cdb2
EN=5V
EN!=0V
IN=5V
OUT=0V
M1
M2
M4
M3
Cgs4
Cgs2
Cgs1
Cgs3
Cgd3
Cgd1+Cgd2
Cgd4
Cdb3+Csb1
Csb2+Cdb4
Cdb1+Cdb2
EN=5V
Vdd=5V Vdd=5V
- +
- +
- +
- +
-+
-+
+
-
+
-
- +
- +
+
-
+ ++
- +
+
-
+ -
-+
-+
- +
Figura 3. Variacio´n en las cargas durante la transicio´n del Estado I al Estado
II. EN = 1, IN = 0→ IN = 1.
EN!=0V
IN=5V
OUT=0V
M1
M2
M4
M3
Cgs4
Cgs2
Cgs1
Cgs3
Cgd3
Cgd1+Cgd2
Cgd4
Cdb3+Csb1
Csb2+Cdb4
Cdb1+Cdb2
EN=5V
+-
+-
+ -
+ -
+ -
+ -
Vdd=5V
+
-
EN!=5V
IN=5V
OUT<0V
M1
M2
M4
M3
Cgs4
Cgs2
Cgs1
Cgs3
Cgd3
Cgd1+Cgd2
Cgd4
Cdb3+Csb1
Csb2+Cdb4
Cdb1+Cdb2
EN=0V
Vdd=5V
+ -
+ -
+ -
+ -
+ -
+-
+-
+
-
+
-
+
-
Figura 4. Variacio´n en las cargas durante la transicio´n del Estado II al Estado
III. IN = 1, EN = 1→ EN = 0.
II-A3. Transicio´n del Estado III al Estado IV: Esta es
una de las transiciones ma´s particulares de esta configuracio´n
dado que la compuerta permanece siempre deshabilitada
(EN = 0) y es la entrada la que cambia del valor lo´gico
alto al bajo. Inmediatamente despue´s de la transicio´n se
produce un sobrepico (negativo) que responde al mismo
efecto explicado en el primer caso, esta vez con la polaridad
invertida en Cgd1 +Cgd2. Luego la salida se eleva en tensio´n
hasta alcanzar un punto aproximadamente medio entre la
alimentacio´n y tierra. La causa de este comportamiento es
que la capacidad resultante Cdb3 + Csb1, que se encuentra
cargada en el Estado III como muestra la fig. 5, distribuye su
carga con la capacidad Cdb1 + Cdb2 al conducir M1.
II-A4. Transicio´n del Estado V al Estado VI: En este
ana´lisis la entrada es un nivel lo´gico bajo que no varı´a
(IN = 0) mientras que la habilitacio´n cambia de un nivel
alto a uno bajo, deshabilitando la compuerta. El feno´meno
observable a la salida es que la tensio´n de la misma supera
al valor de la alimentacio´n. Durante el Estado V la salida se

IV CONGRESO DE MICROELECTR´ONICA APLICADA, UTN FACULTAD BAH´IA BLANCA, SEPTIEMBRE 2013 3
EN!=5V
IN=5V
OUT<0V
M1
M2
M4
M3
Cgs4
Cgs2
Cgs1
Cgs3
Cgd3
Cgd1+Cgd2
Cgd4
Cdb3+Csb1
Csb2+Cdb4
Cdb1+Cdb2
EN=0V
Vdd=5V
+ -
+ -
+ -
+
-
EN!=5V
IN=0V
OUT=2V
M1
M2
M4
M3
Cgs4
Cgs2
Cgs1
Cgs3
Cgd3
Cgd1+Cgd2
Cgd4
Cdb3+Csb1
Csb2+Cdb4
Cdb1+Cdb2
EN=0V
Vdd=5V
+
-
+-
+
-
+-
+ -
+-
+
-
+
-
+
-
+
-
+ -
+ -
Figura 5. Variacio´n en las cargas durante la transicio´n del Estado III al Estado
IV. EN = 0, IN = 1→ IN = 0.
EN!=0V
IN=0V
OUT=5V
M1
M2
M4
M3
Cgs4
Cgs2
Cgs1
Cgs3
Cgd3
Cgd1+Cgd2
Cgd4
Cdb3+Csb1
Csb2+Cdb4
Cdb1+Cdb2
EN=5V
EN!=5V
IN=0V
OUT>5V
M1
M2
M4
M3
Cgs4
Cgs2
Cgs1
Cgs3
Cgd3
Cgd1+Cgd2
Cgd4
Cdb3+Csb1
Csb2+Cdb4
Cdb1+Cdb2
EN=0V
+-
+-
+-
+-
+ -
+ -
+
-
+
-
+
-
+
-
+-
+-
+++
+-
+ -
+ -
+-
Vdd=5V Vdd=5V
Figura 6. Variacio´n en las cargas durante la transicio´n del Estado V al Estado
VI. IN = 0, EN = 1→ EN = 0.
encuentra en un nivel alto y la capacidad para´sita Cgd3 se
encuentra cargada con polaridad como es mostrado en la fig. 6.
Al producirse la transicio´n en la habilitacio´n (EN = 1→ 0),
Cgd3 retiene su carga ya que no posee medios por donde
descargarse y al encontrarse conectado a la salida, por medio
de M1 que ahora conduce, eleva la tensio´n del nodo de salida.
II-A5. Transicio´n del Estado VI al Estado VII: En la u´lti-
ma transicio´n analizada la sen˜al de habilitacio´n se encuentra
en nivel bajo sin variacio´n (EN = 0) y es la entrada la que
cambia de nivel bajo a alto. La compuerta se mantiene en
alta impedancia durante la transicio´n, se observa que la salida
posee una tensio´n mayor a la alimentacio´n en el Estado VI y
luego en el estado siguiente siguiente el valor es algo inferior
a la misma. Nuevamente ocurre un sobrepico en el primer
instante de la transicio´n, bajo la influencia ya mencionada de
la capacidad Cgd1 +Cgd2. El valor de tensio´n de la salida es
causado por la carga acumulada en la capacidad Cgs2 cuando
la entrada cambia al valor lo´gico alto (fig. 7). Dado que el nodo
de mayor potencial de la capacidad se encuentra del lado de
Cdb1+Cdb2
EN!=5V
IN=5V
OUT<5V
M1
M2
M4
M3
Cgs4
Cgs2
Cgs1
Cgs3
Cgd3
Cgd1+Cgd2
Cgd4
Cdb3+Csb1
Csb2+Cdb4
Cdb1+Cdb2
EN=0V
EN!=5V
IN=0V
OUT>5V
M1
M2
M4
M3
Cgs4
Cgs2
Cgs1
Cgs3
Cgd3
Cgd1+Cgd2
Cgd4
Cdb3+Csb1
Csb2+Cdb4
EN=0V
+
-
+
-
+-
+-
- +
- +
+ ++
- +
+ ++
+ -
+-
+
-
+
-
+-
+
-
Vdd=5V Vdd=5V
Figura 7. Variacio´n en las cargas durante la transicio´n del Estado VI al Estado
VII. EN = 0, IN = 0→ IN = 1.
Figura 8. Salida del inversor, sen˜al de habilitacio´n EN y sen˜al de datos IN .
la entrada, y no se pierde carga, la salida se mantiene a un
potencial menor a 5V.
II-B. Esquema II
De manera ana´loga se analizan las combinaciones de las
entradas IN y EN junto con la salida del inversor en el
Esquema II, se muestran en la fig. 8 los resultados de la
simulacio´n. Se separa cada par de entradas y sus variaciones
en estados numerados del I al VII y se explica el feno´meno
resultante en la tensio´n de salida en las subsecciones
siguientes.
II-B1. Transicio´n del Estado I al Estado II: El efecto
producido en esta transicio´n es nuevamente un sobrepico,
causado por el mismo efecto explicado en la Seccio´n II-A1,
aquı´ la compuerta de paso permanece habilitada (EN = 1)

IV CONGRESO DE MICROELECTR´ONICA APLICADA, UTN FACULTAD BAH´IA BLANCA, SEPTIEMBRE 2013 4
EN!=0V
IN=0V
OUT=5V
M1
M2
M4
M3
Cgs4
Cgs2
Cgs1
Cgs3
Cgd3
Cgd4
Cdb3+Csb1
Csb2+Cdb4
Cdb1+Cdb2
EN=5V
Cgd1
Cgd2
EN!=0V
IN=5V
OUT=0V
M1
M2
M4
M3
Cgs4
Cgs2
Cgs1
Cgs3
Cgd3
Cgd4
Cdb3+Csb1
Csb2+Cdb4
Cdb1+Cdb2
EN=5V
Cgd1
Cgd2
Vdd=5V Vdd=5V
- +
- +
- +
- +
- +
+
-
+
-
+
-
- +
- +
+ ++
- +
- +
+ -
- +
+ ++
+
-
+
-
+
-
+ -
+ -
Figura 9. Variacio´n en las cargas durante la transicio´n del Estado I al Estado
II. EN = 1, IN = 0→ IN = 1.
EN!=0V
IN=5V
OUT=0V
M1
M2
M4
M3
Cgs4
Cgs2
Cgs1
Cgs3
Cgd3
Cgd4
Cdb3+Csb1
Csb2+Cdb4
Cdb1+Cdb2
EN=5V
Cgd1
Cgd2
EN!=5V
IN=5V
OUT>0V
M1
M2
M4
M3
Cgs4
Cgs2
Cgs1
Cgs3
Cgd3
Cgd4
Cdb3+Csb1
Csb2+Cdb4
Cdb1+Cdb2
EN=0V
Cgd1
Cgd2
Vdd=5V Vdd=5V
+ -
+ -
+ -
+ -
+ -
+ -
+ -
+ -
+ -
- +
+ -
+ -
+ -
+
-
+
-
Figura 10. Variacio´n en las cargas durante la transicio´n del Estado II al Estado
III. IN = 1, EN = 1→ EN = 0.
mientras que la salida cambia de un valor lo´gico bajo al alto.
La capacidad para´sita que en este caso se encuentra cargada
en el Estado I es Cgd4, en la fig. 9 se muestra la variacio´n de
carga en todas las capcaidades para´sitas.
II-B2. Transicio´n del Estado II al Estado III: En esta
transicio´n se deshabilita la compuerta de paso (EN = 1→ 0)
mientras la sen˜al de entrada permanece en nivel lo´gico alto.
Se observa en primera instancia un sobrepico negativo como
consecuencia que la capacidad Cgd2 posee una polaridad
como se muestra en la fig. 10 y al producirse la transicio´n se
decrementa el potencial en su nodo positivamente cargado.
Disminuye entonces momenta´neamente el potencial de la
salida y Cgd2 invierte su polaridad. La entrada EN , ahora
en estado alto, carga las capacidades Cgd1 y Cdb1 + Cdb2
resultando la salida en una tensio´n levemente por encima de
0V.
II-B3. Transicio´n del Estado III al Estado IV: En forma
contrapuesta al caso anterior, en esta transicio´n se deshabilita
la compuerta mientras la entrada es un nivel lo´gico bajo (IN =
0). Durante el Estado III la salida esta´ en nivel alto y las
capacidades Cgd1 y Cdb1+Cdb2 se encuentran cargadas como
indica la fig. 11. Luego de la transicio´n, la salida queda aislada
de tierra y la alimentacio´n, la entrada EN pasa a un nivel alto
elevando consigo el potencial del nodo de Cgd1 conectado a
EN!=0V
IN=0V
OUT=5V
M1
M2
M4
M3
Cgs4
Cgs2
Cgs1
Cgs3
Cgd3
Cgd4
Cdb3+Csb1
Csb2+Cdb4
Cdb1+Cdb2
EN=5V
Cgd1
Cgd2
EN!=5V
IN=0V
OUT>5V
M1
M2
M4
M3
Cgs4
Cgs2
Cgs1
Cgs3
Cgd3
Cgd4
Cdb3+Csb1
Csb2+Cdb4
Cdb1+Cdb2
EN=0V
Cgd1
Cgd2
Vdd=5V Vdd=5V
- +
- +
- +
- +
+
-
+
-
+
-
- +
- +
+
-
- +
- +
+
-
+ ++
- +
- +
- +
+
-
- +
Figura 11. Variacio´n en las cargas durante la transicio´n del Estado III al
Estado IV. IN = 0, EN = 1→ EN = 0.
esta. Dado que Cgd1 no posee medios por donde descargarse,
su nodo conectado a la salida tambie´n aumenta su potencial
elevando la tensio´n de salida a un valor levemente mayor a
5V.
III. CONCLUSIO´N
Se analizo´ en este trabajo los dos esquemas de conexio´n
presentados y el efecto de la variacio´n de sus entradas reflejado
en el valor de tensio´n de la salida, considerando todas las
capacidades para´sitas presentes cuando se utiliza tecnologı´a
CMOS. Es necesario observar tambie´n que todos los ana´lisis
de los inversores son llevados a cabo sin carga, la misma
podrı´a influir significativamente sobre los niveles de tensio´n a
la salida simulados y en la velocidad con que los cambios se
presentan en ella.
REFERENCIAS
[1] N. Weste and K. Eshraghian, Principles Of CMOS VLSI Design, A
Systems Perspective, 2nd ed. Addison-Wesley, 1993.
[2] T. Schubert and E. Kim, Active and Nonlinear Electronics. John Wiley
and Sons, 1996.
[3] J. M. Rabaey, A. Chandrakasan and B. Nikolic, Digital Integrated Circuits
- A design Perspective. Pearson, 2004.