IV CONGRESO DE MICROELECTR ´ONICA APLICADA, UTN FACULTAD REGIONAL BAH´IA BLANCA, SEPTIEMBRE 2013 1
Disen˜o de un Amplificador Operacional
Osterman Niria, Ceminari Paola, Di Federico Martı´n, Oliva Alejandro
Ana´lisis y Disen˜o de Circuitos Analo´gicos II,
Departamento de Ingenierı´a Ele´ctrica y de Computadoras, Universidad Nacional del Sur,
Bahı´a Blanca, Buenos Aires, Argentina.
Resumen—En este trabajo se muestra el disen˜o y layout de un
amplificador operacional, en tecnologı´a de 0,5µm . El disen˜o
se realizo´ mediante el me´todo Gm/Id , el cual se basa en la
operacio´n de los transistores en regiones de corriente sub-umbral.
Index Terms—Amplificador Operacional, layout.
I. INTRODUCCIO´N
UN operacional amplifica una tensio´n diferencial entredos terminales de entrada, teniendo esta caracterı´stica
el beneficio de rechazar sen˜ales comunes a ambos puertos,
como el ruido. Existen distintas topologı´as de disen˜o de
amplificadores operacionales, dentro de las cuales se opto´ por
la de dos etapas.
El trabajo esta´ organizado de la siguiente manera: en la sec-
cio´n dos se mencionan las caracter´ısticas de un amplificador
operacional de dos etapas, y se obtiene el valor de la movilidad
de portadores (µ), capacidad del o´xido (Cox) y tensio´n de
Early (VA) de los transistores MOS que lo componen, a partir
de sus curvas caracter´ısticas. En la seccio´n tres se realiza
el dimensionamiento de los transistores a partir del modelo
Gm/Id. En la seccio´n cuatro se muestran las simulaciones
realizadas. Por u´ltimo, en la seccio´n cinco, se muestra el layout
realizado.
II. AMPLIFICADOR OPERACIONAL DE DOS ETAPAS
La configuracio´n de dos etapas se muestra en la Fig. 1. La
primer etapa consiste en un par diferencial con carga activa
y salida simple; y la segunda en una configuracio´n source
comu´n, que aumenta la ganancia total del circuito y mejora la
excursio´n a la salida [1].
Los transistores M8, M5 y M7 conforman una fuente de
corriente espejo alimentada por una corriente de referencia
Iref que se genera conectando una resistencia de alta precisio´n
(externa al chip) a una tensio´n fija.
La ganancia de tensio´n de esta configuracio´n esta´ dada por
el producto las ganancias de las dos etapas que la componen
[1].
Av = v0/vid = gm1(r02||r04)gm6(r06||r07) (1)
Donde gm es la transconductancia de los transistores, y ro su
resistencia de salida.
El sistema posee dos polos y un cero. La capacidad de
compensacio´n, Cc, estabiliza el sistema: su efecto es separar
los polos, por efecto Miller, logrando una pendiente de 20 dBdec
Figura 1. Amplificador Operacional de dos etapas
en la respuesta en frecuencia, hasta frecuencias mayores a la
de ganancia unitaria, ft.
ft = Gm12piCc (2)
La fase se compensa colocando una resistencia en serie con
el capacitor de compensacio´n (RC), su efecto es mover el cero
del plano derecho hacia frecuencias altas, y ası´ evitar la fase
adicional que aporta. [1]
Rc = 1/Gm2 (3)
Donde Gm1 y Gm2 son las transconductancias de la primer
y segunda etapa respectivamente.
El valor de la capacidad de compensacio´n, junto con la
corriente de polarizacio´n del par diferencial, definen el slew
rate (SR). [1]
SR = 1/Cc (4)
SR = 2piftVov (5)
siendo Vov = Vgs − VT .
Una de las razones por las que la primer etapa de un ampli-
ficador operacional se implemento´ con transistores PMOS es
que con una corriente de polarizacio´n fija se obtienen mayores
Vov al uitilizar este tipo de dipositivos. La segunda etapa
tambie´n influye en el slew rate: los transistores NMOS tienen
una transconductancia mayor que la de los PMOS, dando
como resultado un elevado valor de ft.
II-A. Modelado de transistores
El modelo matema´tico ba´sico de un transistor MOS es
iD = 1/2µCoxW/L(vGS − VTH)2 Saturacio´n (6)
iD = µCoxW/L[(vGS − VTH)vDS − 1/2v2DS ] Triodo (7)

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Donde iD corresponde a la corriente de drain, W y L al ancho
y largo del transistor, vGS a la tensio´n del gate, vDS a la
tensio´n entre drain y source , y VTH a la tensio´n umbral.
Los para´metros µ y Cox dependen del proceso de fabrica-
cio´n y del tipo de transistor (NMOS o´ PMOS), para hallarlos
se simulo´ un transistor de cada tipo bajo distintas condiciones
de vDS y vGS , con un taman˜o de L = 6µm y W = 12µm.
El modelo utilizado al realizar la simulacio´n fue provisto por
MOSIS, y corresponde a un proceso de 0,5µm.
A partir de 6 se observa que la funcio´n
√
iD vs vGS es
una recta, cuya pendiente es
√
1/2µCoxW/L. ´Esta pendiente
se determino´ gra´ficamente desde las simulaciones obtenidas
y a partir de su valor se calculo´ el producto µCox para cada
transistor, obteniendo los siguientes resultados:
µCoxn = 83,56× 10−6 A/V 2
µCoxp = 28× 10−6 A/V 2
La tensio´n umbral, VTH , tambie´n se determino´ a partir de las
curvas iD vs vGS , como el valor de tensio´n a partir del cual
comienza a cicular corriente.
VTHn = 0,73V
VTHp = −0,92V
En la pra´ctica, a diferencia de lo indicado en la ecuacio´n 6,
la corriente no es contante en la regio´n de saturacio´n. Esto se
debe al efecto de modulacio´n de longitud del canal, que se
modela como una resistencia de salida finita, Ro.
Ro = VA/ID (8)
Donde VA es la tensio´n de Early, un para´metro que depende
del proceso de fabricacio´n y puede ser determinado gra´fica-
mente extrapolando la recta correspondiente a la regio´n de
saturacio´n. El punto en el cual se produce la interseccio´n entre
esta recta y el eje vDS es –VA. A partir de la simulacio´n se
hallo´ el valor de la tensio´n de Early de ambos transistores:
VAn = 406,98 V (9)
VAp = 232,2 V
El modelo cla´sico del transistor MOS, 6 y 7, considera que
la corriente de drain es cero cuando la tensio´n entre gate y
source es menor que la tensio´n de umbral. Sin embargo, en esta
regio´n el transistor MOS presenta una relacio´n exponencial
entre la tensio´n de control y la corriente de salida [2]. Dentro
de la zona sub-umbral existen tres regiones de operacio´n,
determinadas por la cantidad de electrones presentes en el
canal: Inversio´n De´bil, Inversio´n Moderada e Inversio´n Fuerte.
En el disen˜o de circuitos analo´gicos integrados es conveniente
que los transistores operen en la regio´n de corriente sub-
umbral.
II-B. Me´todo de disen˜o Gm/iD
El me´todo Gm/iD es una herramienta de disen˜o que utiliza
como elemento guı´a un u´nico para´metro, el cociente Gm/iD
[3]. En inversio´n fuerte este cociente toma comu´nmente va-
lores menores a 5V −1, en inversio´n de´bil presenta su valor
ma´ximo, que generalmente es del orden de 30V −1, los valores
intermedios corresponden a la regio´n de inversio´n moderada.
En la curva Gm/iD vs iD/(W/L), mostrada en la Fig.
2, se tiene un nivel de inversio´n determinado, y para una
corriente de drain dada es posible calcular el cociente W/L
correspondiente.
Figura 2. Me´todo de disen˜o Gm/iD
Cada bloque del amplificador operacional posee niveles de
inversio´n o´ptimos segu´n su funcio´n [4].
Circuito de polarizacio´n: Los espejos de corriente tienen
un mejor rendimiento cuando los transistores de su topologı´a
trabajan en un nivel de inversio´n fuerte.
Par diferencial: Su punto de operacio´n o´ptimo es en in-
versio´n de´bil (Gm/iD ma´ximo). Sin embargo, los transistores
operando en inversio´n de´bil suelen necesitar relaciones W/L
muy grandes, ocupando mucha a´rea de silicio y generando
grandes capacidades para´sitas. Por estas razones, es comu´n
polarizar el par diferencial en inversio´n moderada, tan cerca
de la regio´n de inversio´n de´bil como el a´rea disponible lo
permita.
Carga activa: Estos transistores generalmente se polarizan
en inversio´n fuerte, donde hay un mejor apareamiento de las
corrientes de Drain.
Etapa source comu´n a la salida: Este bloque representa la
segunda etapa de ganancia, y se encarga de entregar potencia
a la carga, por lo que se polariza con ma´s corriente. Por las
mismas razones que en el par diferencial, la regio´n o´ptima de
funcionamiento es en inversio´n moderada.
III. DISEN˜O
El dimensionamiento de los transistores se realizo´ a partir
de me´todo Gm/iD, conociendo los niveles de inversio´n de
cada etapa y fijando una corriente de polarizacio´n. Para el
disen˜o se propuso una corriente de referencia de 5 µA, una
ganancia de 3000 para la primer etapa y una frecuencia de
ganancia unitaria ft = 3Mhz, a partir de 4 y 5 se calculo´ el
capacitor de compensacio´n Cc, y a partir de 3 la resistencia
de compensacio´n. Considerando estos valores y los requisitos
de disen˜o dados por los niveles de inversio´n convenientes
para cada bloque del amplificador operacional, se hallaron las

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relaciones W/L de cada transistor.
Cc = 1,84pF
Rc = 18KΩ
(W/L)M8 = 2
(W/L)M5 = 4
(W/L)M7 = 6
(W/L)M3 = (W/L)M4 = 1
(W/L)M1 = (W/L)M2 = 12
Para evitar el offset sistema´tico del sistema, se debe cumplir
la siguiente relacio´n [1]:
W/LM3,M4
W/LM6
=
1
2
W/LM5
W/LM7
A partir de la ecuacio´n anterior se obtiene la relacio´n de
taman˜os del transistor M6:
W/LM6 = 3
Para lograr estas relaciones de taman˜os se conectaron tran-
sistores de taman˜o m´ınimo, para los cuales W/L = 2, en serie
o paralelo.
IV. SIMULACIONES
Una vez elegidos los taman˜os de los transistores, se si-
mulo´ el disen˜o completo, con y sin la compensacio´n dada por
el capacitor y la resistencia. Se observo´ un offset no deseado,
de 4.8 V, limitando la excursio´n a la salida; esto se debe a que
para obtener un buen offset (2.5 V en este caso) se debe lograr
que M6 y M7 tengan ambos la misma vDS , esto es difı´cil de
lograr debido a que un leve cambio en vGS o´ W/L provoca
que el punto de interseccio´n entre las curvas de salida de
ambos se mueva de un extremo hacia el otro. Para solucionar
este inconveniente, se modifico´ el ancho del transistor M6
hasta obtener el offset deseado.
A partir de la respuesta en frecuencia se observo´ un margen
de fase de -60◦ en el sistema sin compensar (inestable); y
un margen de fase de 60◦ en el sistema compensado con la
capacidad y resistencia (estable).
Figura 3. Diagrama de Bode del sistema sin compensar.
Figura 4. Diagrama de Bode del sistema compensado.
V. LAYOUT
En la Fig. 5 se identifica con distintos nu´meros el layout de
los bloques:
1 - Carga activa.
2 - Par diferencial.
3 - Capacidad y resistencia de compensacio´n.
4 - Espejo de corriente.
Figura 5. Layout del sistema
VI. CONCLUSIO´N
En este trabajo se presento´ el disen˜o y layout de un
amplificador operacional de dos etapas. El disen˜o se baso´ en el
me´todo Gm/Id y se realizo´ en tecnologı´a AMI C5N 0,5µm
de Mosis. El mismo se realizo´ como trabajo final de la materia
Ana´lisis y Disen˜o de Circuitos Analo´gicos II.
REFERENCIAS
[1] Sedra, Smith, “Microelectronics Circuits”, Oxford University Press, 2004.
[2] E. Vittoz, J. Fellrath, “Cmos analog integrated circuits based on weak
inversion operations,” IEEE Journal of Solid-State Circuits, vol. 12, no.
3, pp. 224–231, 1977.
[3] F. Silveira, D. Flandre, P. G. A. Jespers, “A gm/id based methodology
for the design of cmos analog circuits and its application to the synthesis
of a silicon-on insulator micropower ota,” IEEE Journal of Solid-State
Circuits, vol. 31, no. 9, pp. 1314–1319, 1996.
[4] L. Vancaillie, F. Silveira, B. Linares-Barranco, T. Serrano-Gotarredona,
D. Flandre,“Mosfet mismatch in weak/moderate inversion: model needs
and implications for analog design,” in Proc. 29th European Solid-State
Circuits Conf. ESSCIRC ’03, 2003, pp. 671–674.
[5] B. Razavi, “Design of Analog CMOS Integrated Circuits”, Mc Graw Hill,
2001.